容错量子计算的核心挑战在于同时降低空间开销（每个逻辑量子比特所需的物理量子比特数）和时间开销（实现逻辑门所需的物理门序列长度）。最新发表在《自然・物理》（Nature Physics）的研究，为这一难题提供了突破性解决方案：日本东京大学联合 Nanofiber Quantum Technologies 公司等机构，提出一种结合非零速率量子低密度奇偶校验（QLDPC）码与级联 Steane 码的混合协议，在充分考虑经典处理时间的前提下，实现了常数空间开销和多项式对数时间开销，显著优于现有常数空间开销协议。研究通过开发 “部分电路约简” 技术，解决了 QLDPC 码常数空间开销协议阈值定理的逻辑缺口，完成了严格证明，证实基于 QLDPC 码的方案可实现物理量子比特有界开销和可忽略的速度下降，为实用化量子计算奠定关键基础。该研究于 2025 年 11 月 26 日在线发表（DOI: 10.1038/s41567-025-03102-5），其核心贡献在于：首次实现常数空间与多项式对数时间的双重高效开销，填补了 QLDPC 码容错协议的理论空白，为大规模容错量子计算提供了兼具可行性与高效性的技术路线。
研究背景：容错量子计算的开销权衡困境
1. 容错量子计算的核心目标
量子系统的固有脆弱性要求通过量子纠错码实现容错量子计算（FTQC），其核心性能指标为空间开销（物理量子比特数 / 逻辑量子比特数）和时间开销（物理电路深度 / 逻辑电路深度）。理想的容错方案需同时实现低空间开销（避免物理量子比特数量爆炸）和低时间开销（保证计算效率），但现有方案难以兼顾。
2. 现有方案的局限
当前主流容错方案分为两类，均存在明显短板：
- 级联码方案
- ：采用表面码、级联 Steane 码等零速率码，空间与时间开销均为多项式对数标度，但空间开销随系统规模增长仍较显著；
- QLDPC 码方案
- ：利用非零速率码（如量子扩展器码）实现常数空间开销，但现有分析需串行执行逻辑门，导致时间开销多项式增长；虽有方案通过并行化实现准多项式对数时间开销，但仍未达到多项式对数的高效标度。
此外，传统理论分析常忽略经典计算的非零运行时间（如纠错解码、门隐形传态的经典处理），而实际中经典处理延迟可能成为瓶颈，甚至影响容错阈值的存在性，亟需全面纳入分析。
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研究方法
研究方法：混合协议与关键技术创新
1. 核心协议设计：QLDPC 码与级联 Steane 码的融合
- 量子扩展器码选型
- ：采用量子扩展器码作为 QLDPC 码的具体实现，其码参数为 [[N, K=θ(N), D=θ(√N)]]，速率 K/N 随 N 增大保持正值，结合小集合翻转解码器，可使解码失败概率随码距呈指数抑制，适合高容量、高鲁棒性量子存储；
- 级联 Steane 码的角色
- ：利用级联 Steane 码的成熟容错协议，以多项式对数空间和时间开销制备 QLDPC 码编码的辅助态，再通过门隐形传态实现逻辑门操作 —— 级联 Steane 码负责高效制备辅助态，QLDPC 码负责存储和保护逻辑量子比特，形成功能互补的混合架构；
- 无几何局域性假设
- ：协议不限制两量子比特门的几何局域性，允许任意物理量子比特对在单时间步执行 CNOT 门，适配中性原子、囚禁离子、光量子等非局域相互作用平台。
2. 关键技术突破
- 部分电路约简技术
- ：针对 QLDPC 码协议中全局电路误差分析的难题，将容错电路分解为多个由 “操作组件 + 纠错组件” 构成的 “矩形单元”，通过逐单元分析并替换为理想无噪声版本，同时更新后续电路的故障概率分布，系统处理误差相关性，将解码算法结果作为黑箱整合进阈值定理证明，填补了原有分析的逻辑缺口；
- 经典处理时间的整合
- ：明确解码算法需满足四大关键特性（单轮纠错、迭代执行、指数误差抑制、残留误差单调降低），验证量子扩展器码的小集合翻转解码器符合要求，确保经典处理可在常数时间内完成，避免延迟导致的误差累积。
3. 编译流程
协议编译分为两步：
- 逻辑电路转换
- ：将原始量子电路划分为寄存器（每寄存器含 K 个量子比特，K 匹配 QLDPC 码逻辑比特数），转换为包含初始态制备、Clifford 门、非 Clifford 门、测量等基本操作的中间电路，通过插入等待操作限制并行执行的操作数量，保证常数空间开销；
- 容错电路构建
- ：将中间电路的每个基本操作替换为对应的容错组件，每个寄存器替换为 QLDPC 码块，在相邻组件间插入纠错组件，最终形成容错电路。
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核心发现
核心发现：高效开销与严格阈值证明
1. 双重高效开销的实现
- 常数空间开销
- ：得益于 QLDPC 码的非零速率特性，每个逻辑量子比特所需的物理量子比特数为常数（W_FT (n)/W (n)=O (1)），不随原始电路规模 n 增长；
- 多项式对数时间开销
- ：通过优化量子扩展器码块大小（仅多项式对数标度），提升逻辑门并行度，使时间开销随 n 呈多项式对数增长（D_FT (n)/D (n)=O (polylog (n/ε))，ε 为目标误差），突破了原有 QLDPC 码协议的多项式时间开销瓶颈；
- 开销优势验证
- ：对于多项式有界的原始电路（|C_n^org|=O (poly (n))），当物理误差率低于阈值 p_th 时，容错电路输出与原始电路的总变差距离不超过 ε，且开销严格满足上述标度关系。
2. QLDPC 码阈值定理的完整证明
- 解决了原有分析忽略的 “单码块误差抑制与全局电路相关性” 问题，通过部分电路约简技术，实现了全局误差的模块化分析，严格证明了协议的容错阈值存在性；
- 明确阈值定理的适用条件：只要物理误差率 p < p_th，即可通过协议将逻辑误差任意抑制至目标 ε，且开销保持常数空间与多项式对数时间。
3. 经典处理时间的影响消除
- 首次在 QLDPC 码容错协议中充分考虑经典处理的非零运行时间，通过插入等待操作和选择高效解码器，确保经典延迟不会导致误差累积或开销恶化，验证了方案的实际可行性；
- 证实经典处理不会影响容错阈值的存在性，解决了 “延迟导致的积压问题”，为理论方案向实验落地提供了关键保障。
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关键图表解析
图 1：混合容错协议的编译流程
- 清晰展示从原始电路到中间电路再到容错电路的转换过程：原始电路经寄存器划分和操作转换为中间电路，再通过组件替换、码块替换和纠错组件插入，形成最终容错电路；
- 突出核心设计：每个寄存器对应 QLDPC 码块，辅助态制备依赖级联 Steane 码，相邻组件间的纠错组件确保容错性，直观呈现混合架构的协同工作机制。
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研究意义
- 理论突破
- ：首次实现常数空间与多项式对数时间的双重高效开销，打破了 “常数空间必然伴随超多项式对数时间” 的固有认知，完善了容错量子计算的开销权衡理论；
- 技术创新
- ：“部分电路约简” 技术为复杂容错电路的误差分析提供了通用框架，QLDPC 码与级联码的混合架构为不同纠错码的优势互补提供了范例；
- 应用潜力
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- 大规模量子计算：常数空间开销解决了物理量子比特数量爆炸的痛点，多项式对数时间开销保证计算效率，为百万级物理量子比特的实用化量子计算机提供了可行路线；
- 多平台适配：协议不依赖几何局域性，可适配中性原子、囚禁离子、超导量子等多种主流量子计算平台，具有广泛的实验落地前景。
未来，团队计划进一步优化协议的实际实现细节，降低多项式对数时间开销的系数，并在具体量子平台上验证协议的可行性。这一研究不仅填补了容错量子计算的理论空白，更推动了大规模量子计算从理论走向实用的关键一步，为量子技术的产业化应用奠定了核心基础。
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论文信息
- 发表期刊
- ：Nature Physics（自然子刊，影响因子 20.1）
- 在线发表时间
- ：2025 年11月26日（DOI: 10.1038/s41567-025-03102-5）
- 通讯作者
- ：Shiro Tamiya（东京大学）、Masato Koashi（东京大学）、Hayata Yamasaki（东京大学）
- 核心合作单位
- ：日本东京大学、Nanofiber Quantum Technologies 公司
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